17春《EDA技术》在线作业3

李老师

17春《EDA技术》在线作业3
试卷总分：100       测试时间：--
单选题

一、单选题（共 20 道试题，共 100 分。）V
1.  如果A、B均为为std_logic_vector的数据类型，A的值为“100”，B的值为“011”，则B&A的值为____________。
A. 100011
B. 011100
C. 110011
D. 010011
      满分：5  分
2.  重载操作符的定义一般见于 IEEE 库的哪几个程序包
A. std_logic_arith、std_logic_unsigned、std_logic_signed
B. std_logic_arith、std_logic_unsigned、std_logic_1164
C. std_logic_unsigned、std_logic_1164、std_logic_arith
D. std_logic_1164、std_logic_arith、std_logic_unsigned、std_logic_signed
      满分：5  分
3.  下面哪个标识符是符合VHDL语法的合法标识符
A. 4plus
B. v-4
C. the_signal
D. buffer
      满分：5  分
4.  在VHDL中，用语句_____表示clock的下降沿
A. clock’EVENT
B. clock’EVENT  AND  clock=’1’
C. clock=’0’
D. clock’EVENT  AND  clock=’0’
      满分：5  分
5.  关于数组A的定义如下：signal A：bit_vector(7 downto 0);那么，A=“00110101”，A(7 downto 5)＝_____________。
A. ’010
B. ‘001
C. ‘011
D. ’100
      满分：5  分
6.  请在下例的语句中选择所需的符号____。signal a,b,c : std_logic;c____a＋b after 10ns;
A. :＝
B. <＝
C. ＝＝
D. ＝
      满分：5  分
7.  下例程序执行后，X和Y的值分别为 。process(A,B,C) variable D : std_logic; begin D := A; X <= B+D; D := C; Y <= B+D; end process;
A. B+C和B+A
B. B+A和B+C
C. B+C和B+C
D. B+A和B+A
      满分：5  分
8.  现代EDA设计思想是______________。
A. 自下而上
B. 自外而里
C. 自上而下
D. 自里而外
      满分：5  分
9.  下面哪个标识符是符合VHDL语法的合法标识符
A. constant
B. 2fft
C. _decoder_1
D. sig_n
      满分：5  分
10.  变量是一种局部量，变量可在以下哪些位置进行定义
A. process、architecture、entity
B. process、function、procedure
C. function、entity、package
D. entity、package、procedure
      满分：5  分
11.  关于数组A的定义如下：signal A：bit_vector(7 downto 0);那么，A=“00110101”，A(6 downto 5)＝_____________。
A. ’00
B. 10
C. ‘01
D. 11
      满分：5  分
12.  国际上生产FPGA/CPLD的三家主流公司为
A. Altera、Xilinx、Lattice公司
B. Altera、Marax、Lattice公司
C. IBM、Xilinx、Lattice公司
D. Altera、Xilinx、AD公司
      满分：5  分
13.  一个完整结构的结构体由哪两个基本层次组出
A. 数据说明和进程
B. 结构体说明和结构体功能描述
C. 顺序描述语句和并行执行语句
D. 结构体例化和结构体赋值
      满分：5  分
14.  VHDL程序基本结构包括
A. 实体、子程序、配置
B. 实体、结构体、配置、函数