1. 分析程序并画出逻辑电路图及逻辑表达式： module AOI(A,B,C,D,F); input A,B,C...

李老师

1.        分析程序并画出逻辑电路图及逻辑表达式：
module AOI(A,B,C,D,F);       
input A,B,C,D;
output F;
wire A,B,C,D,F;         
assign F=~((A&B) | (~(C&D)));
endmodule



























2.        详细分析下面程序功能：
module count(out,data, load, reset,clk) ;
input load,clk,reset;  
input[7:0]  data;
output[7:0]  out;  
reg[7:0]  out;
always @  (posedge clk)                                
begin
        if ( !reset)    out<=8'h00 ;        
else if (load)  out<=data;                
else            out<=out+1 ;       
end
endmodule























第四题：设计题（每题20分，共20分）
用Verilog HDL设计一个74138的译码器电路。