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标题: 1. 分析程序并画出逻辑电路图及逻辑表达式： module AOI(A,B,C,D,F); input A,B,C... [打印本页]

作者: 李老师 时间: 2020-2-6 11:03
标题: 1. 分析程序并画出逻辑电路图及逻辑表达式： module AOI(A,B,C,D,F); input A,B,C...
1. 分析程序并画出逻辑电路图及逻辑表达式：
module AOI(A,B,C,D,F);
input A,B,C,D;
output F;
wire A,B,C,D,F;
assign F=~((A&B) | (~(C&D)));
endmodule

2. 详细分析下面程序功能：
module count(out,data, load, reset,clk) ;
input load,clk,reset;
input[7:0]  data;
output[7:0]  out;
reg[7:0]  out;
always @  (posedge clk)
begin
      if ( !reset) out<=8'h00 ;
else if (load)  out<=data;
else          out<=out+1 ;
end
endmodule

第四题：设计题（每题20分，共20分）
用Verilog HDL设计一个74138的译码器电路。

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